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  这里采用了AD9854 这款DDS 芯片, 它在300 MHz 时钟驱动下, 按照乃奎斯特采样定律能够发生最高150 MHz 的信号,为了获得信号较好的频次则一般只获得最高100 MHz 的信号。若要获得高于100 MHz 的信号, 则可采用其高次谐波获得。基于AD9854 的信号发生电路如图 所示:

  信号发生系统硬件次要有AD9854,ADSP21065L,带通滤波器,FPGA噪声发生电路,DDS输出中频信号增益节制,噪声信号相加电路,以及相关的时钟,电源,FPGA节制等功能单位。DDS模块次要由AD9854,ADSP21065L和响应的FPGA节制逻辑形成。ADSP21065L按照FPGA的节制时序来设置DDS的工作体例和节制字。图3为信号发生系统的硬件逻辑框图。

  (3)电源模块 该信号发生模块的输入电源具有+5 V和-5 V,需要发生3.3 V,1.5 V,操纵5片REG1117实现。此中1片为DSP,2片为AD9854,2片别离为FPGA发生3.3 V和1.5 V。若其余的I/O设备也需利用3.3 V,则与FPGA共用。

  ad9854中文材料汇总(ad9854引脚图及功能_内部布局及使用电路)

  (1)DDS节制模块 ADSP21065L外部输入20 MHz时钟,最高工作在60 MHz,次要节制AD9854,向AD9854写节制字,中缀输入IRQ0~IRQ2接FPGA,外部采用上拉电平。此中,一个作为雷达的重频周期信号,一个作为雷达波形的时序信号,而另一个保留。Flag0~Flag11是双向输入引脚,次要为AD9854发生3个节制信号,也可作为外部的输入节制信号,要求外部可控。ADSP-21065L的外部供电电源为3.3 V,采用板上(REG1117)直流变换器实现。ADSP21065L的加载采用EPROM(27C512)体例,用JTAG调试。FPGA采用Cyclone系列的EP1C3T144,次要发生各类节制信号和时序信号。FPGA的输出信号有:输出 1路复位信号到DSP和AD9854,AD9854的节制信号CS、WR、UPCLK和F/B/H。20 MHz的DSP时钟信号和40 MHz的AD9854时钟信号。

  下面给出一种用AD9854开辟高精度频次信号发生器的简略单纯方式,开辟者只需要熟悉MCS-51单片机

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